Параллельный делитель

ID работы - 743153
информатика (курсовая работа)
количество страниц - 12
год сдачи - 2000

---

СОДЕРЖАНИЕ:

---

Содержание.

1. Список используемых сокращений ………………………….…
2. Техническое задание……………………………………………...
3. Описание алгоритма работы устройства……………………….
4. Структура устройства………………………………………….…
5. Описание блоков, входящих в устройство……………………..
6. Тестирование устройства…………………………………………
7. Анализ используемых ресурсов…………………………………
8. Назначение выводов………………………………………………
9. Список литературы………………………………………………..

---

ВВЕДЕНИЕ:

---

1. Список используемых сокращений.

AHDL - The Altera Hardware Description Language.
FLEX – Flexible Logic Element MatriX.
КС – комбинационная схема.












































2. Техническое задание.

Разработать параллельный 8миразрядный делитель, основанный на методе деления без восстановления остатка.
Входными данными являются: сигнал тактовых импульсов CLK, шина делимого А[8..1] и делителя В[8..1]. Результат на выходе - Q[1..8]. Процесс деления должен осуществляться за один такт.
Задание подразумевает текстовое описание устройства на языке AHDL, а также представление его графической моделью. Синтезированное устройство необходимо протестировать; после чего провести анализ используемых ресурсов.





















3. Описание алгоритма работы устройства.

Данный делитель основан на методе деления без восстановления остатка. Суть метода заключается в алгебраическом сложении на каждом шаге остатка с делителем, которому присвоен знак, противоположный остатку. Схема алгоритма представлена на рис 3.

А=а8 а7 … а1; В=b8 b7 … b1; Q=q8, q7 … q1;
А<2B (иначе переполнение разрядной сетки).








да

---

СПИСОК ЛИТЕРТУРЫ:

---

9. Список литературы. 1. А.П.Антонов, В.Ф.Мелехин, А.С.Филиппов «Обзор элементной базы фирмы Altera» С.-Петербург, 1997 2. А.Я.Савельев «Арифметические и логические основы цифровых автоматов», Москва, 1980.
Цена: 750.00руб.